Cadence Jasper 26.06 پلتفرم پیشرفته راستی آزمایی و تحلیل RTL

Cadence Jasper یک پلتفرم تخصصی برای راستی آزمایی و تحلیل طراحی های دیجیتال در سطح RTL است که برای شناسایی خطاهای عملکردی، بررسی رفتار منطقی و افزایش اطمینان از صحت طراحی پیش از ساخت تراشه به کار می رود. این پلتفرم با استفاده از موتورهای پیشرفته تحلیل منطقی، امکان بررسی جامع رفتار مدار را فراهم می کند و می تواند خطاهایی را شناسایی کند که در روش های مبتنی بر شبیه سازی ممکن است به دلیل محدودیت پوشش آزمون ها مشاهده نشوند.

Jasper در جریان توسعه تراشه های پیچیده، از طراحی و بررسی IP گرفته تا راستی آزمایی زیرسیستم و کل SoC، مورد استفاده قرار می گیرد. ساختار برنامه بر پایه مجموعه ای از ابزارها و برنامه های تخصصی طراحی شده است که هرکدام یک بخش مشخص از فرآیند راستی آزمایی را پوشش می دهند؛ از بررسی ویژگی های عملکردی و هم ارزی ترتیبی گرفته تا تحلیل پوشش، بررسی انتشار مقادیر نامشخص، کنترل توان، امنیت سخت افزاری و عبور سیگنال ها بین حوزه های کلاک.

یکی از مزیت های مهم Jasper، توانایی بررسی گسترده فضای حالات طراحی است. این قابلیت باعث می شود مهندسان بتوانند رفتارهای گوشه ای و شرایطی را بررسی کنند که ایجاد نمونه آزمون برای آنها در شبیه سازی بسیار دشوار یا عملا غیرممکن است. ابزارهای اشکال زدایی تعاملی نیز امکان مشاهده مسیر ایجاد خطا، تحلیل سیگنال ها و بررسی علت ریشه ای مشکل را در اختیار تیم طراحی و راستی آزمایی قرار می دهند.

Cadence در نسل جدید Jasper از فناوری Smart Proof و قابلیت های مبتنی بر یادگیری ماشین برای بهبود سرعت حل مسائل و افزایش مقیاس پذیری استفاده کرده است. طبق اطلاعات رسمی Cadence، این فناوری می تواند سرعت اجرای اثبات ها را به طور میانگین تا 2 برابر و سرعت اجرای مجدد آزمون ها را تا 5 برابر افزایش دهد و ظرفیت کامپایل طراحی را بیش از 2 برابر کند، در حالی که میانگین مصرف حافظه در فرآیند کامپایل تا 50 درصد کاهش می یابد.

قابلیت های نرم افزار Cadence Jasper

• راستی آزمایی ویژگی های عملکردی | Formal Property Verification
  بررسی جامع ویژگی ها و الزامات عملکردی مدار با استفاده از خواص تعریف شده برای طراحی و تحلیل رفتار مدار در طیف گسترده ای از حالت های ممکن.
• بررسی هم ارزی ترتیبی | Sequential Equivalence Checking
  مقایسه رفتار ترتیبی دو مدل RTL برای اطمینان از اینکه تغییرات طراحی، بهینه سازی مصرف توان، تغییرات معماری، بازطراحی مسیرهای منطقی یا اصلاحات مهندسی باعث تغییر عملکرد مورد انتظار نشده اند.
• تحلیل پوشش طراحی | Design Coverage Verification
  بررسی میزان پوشش عملکردی طراحی و شناسایی بخش هایی از منطق که هنوز به اندازه کافی بررسی نشده اند تا فرآیند بسته شدن پوشش را با اطمینان بیشتری انجام دهد.
• تحلیل دست نیافتنی بودن نقاط پوشش | Coverage Unreachability
  بررسی خودکار نقاط پوشش باقی مانده در پایگاه داده شبیه سازی و تعیین اینکه آیا این نقاط واقعا قابل دستیابی هستند یا به دلیل ساختار طراحی هرگز فعال نمی شوند.
• تحلیل انتشار مقادیر نامشخص | X-Propagation Verification
  شناسایی مسیرهایی که مقادیر نامشخص X می توانند از طریق کلاک، ریست، کنترل یا داده در طراحی منتشر شوند و ایجاد خطاهای پنهان در شبیه سازی یا سخت افزار واقعی را بررسی می کند.
• بررسی مدارهای کم مصرف | Low-Power Verification
  تحلیل رفتار طراحی های دارای معماری کم مصرف و بررسی تعامل حوزه های توان، سیگنال های ایزولاسیون، عناصر نگهداری وضعیت و منطق RTL بر اساس مشخصات توان و استاندارد IEEE 1801 یا UPF.
• بررسی مسیرهای امنیتی | Security Path Verification
  تحلیل مسیرهای دسترسی به نواحی حساس طراحی برای اطمینان از جلوگیری از خواندن غیرمجاز، بازنویسی غیرمجاز داده و آسیب پذیری اطلاعات در برابر خطاها و شرایط نفوذ.
• بررسی عبور سیگنال بین حوزه های کلاک | Clock Domain Crossing
  تحلیل ساختاری و عملکردی ارتباط میان حوزه های مختلف کلاک و بررسی مشکلات CDC و RDC، از جمله شرایط مرتبط با متاستبیلیتی و همگرایی مجدد سیگنال ها.
• کنترل کیفیت RTL و خطایابی ساختاری | Superlint
  ترکیب کنترل های سنتی RTL با تحلیل های خودکار برای شناسایی خطاهای ساختاری و عملکردی مانند کدهای مرده، مشکلات ماشین حالت، بن بست، رقابت روی گذرگاه و سرریزهای محاسباتی پیش از ورود طراحی به مراحل اصلی راستی آزمایی.
• راستی آزمایی الگوریتم C و C++ در تراشه | C2RTL Equivalence Checking
  مقایسه پیاده سازی RTL با الگوریتم مرجع نوشته شده در C یا C++ برای اطمینان از تطابق عملکردی، به ویژه در مسیرهای داده ای لوله ای و طراحی های الگوریتم محور مانند پردازش تصویر و سامانه های هوش مصنوعی.

ماژول ها و افزونه های مهم Cadence Jasper

• Jasper FPV App
  راستی آزمایی ویژگی های عملکردی و تحلیل خواص تعریف شده برای طراحی RTL.
• Jasper Sequential Equivalence Checking App
  بررسی هم ارزی ترتیبی دو مدل RTL و راستی آزمایی تغییرات معماری و مهندسی.
• Jasper Design Coverage Verification App
  تحلیل پوشش طراحی و کمک به دستیابی به پوشش کامل تر.
• Jasper Coverage Unreachability App
  شناسایی نقاط پوشش غیرقابل دستیابی و کاهش زمان مورد نیاز برای بسته شدن پوشش.
• Jasper X-Propagation Verification App
  شناسایی و تحلیل انتشار ناخواسته مقادیر X در طراحی.
• Jasper Control and Status Register App
  بررسی عملکرد و صحت رجیسترهای کنترل و وضعیت در طراحی.
• Jasper Connectivity Verification App
  راستی آزمایی ارتباطات و اتصال صحیح بخش های مختلف طراحی.
• Jasper Superlint App
  کنترل ساختاری RTL و اجرای بررسی های خودکار عملکردی در مراحل اولیه طراحی.
• Jasper Behavioral Property Synthesis App
  استخراج و تولید خواص رفتاری از ساختار و رفتار طراحی.
• Jasper Low-Power Verification App
  بررسی معماری های کم مصرف و تطابق منطق RTL با مشخصات توان.
• Jasper Security Path Verification App
  تحلیل مسیرهای امنیتی و محافظت از داده های حساس در سطح سخت افزار.
• Jasper Clock Domain Crossing App
  تحلیل CDC و RDC و شناسایی مشکلات انتقال سیگنال میان حوزه های مختلف کلاک و ریست.
• Jasper FSV App
  تحلیل و راستی آزمایی تخصصی ویژگی های طراحی در جریان توسعه RTL.
• Jasper C2RTL App
  بررسی هم ارزی الگوریتم های C/C++ با پیاده سازی RTL، به ویژه در مسیرهای داده ای لوله ای.

کاربردهای تخصصی در صنایع

• طراحی و توسعه پردازنده ها و SoC
  راستی آزمایی بلوک های پردازنده، زیرسیستم های پیچیده، مسیرهای داده، کنترلرها و ارتباطات داخلی پیش از تولید تراشه.
• تراشه های هوش مصنوعی و پردازش داده
  بررسی پیاده سازی سخت افزاری الگوریتم های پردازشی و مقایسه مسیرهای داده RTL با الگوریتم های مرجع C/C++ در طراحی های شتاب دهنده هوش مصنوعی.
• تراشه های خودرو
  راستی آزمایی واحدهای پردازشی، کنترلرها، سامانه های ایمنی و مدارهای ارتباطی مورد استفاده در ECU و تراشه های خودرو.
• تجهیزات شبکه و مخابرات
  بررسی عملکرد سوئیچ ها، مسیریاب ها، پردازنده های بسته، کنترلرهای شبکه و مسیرهای ارتباطی پرسرعت.
• تراشه های مراکز داده
  تحلیل RTL در پردازنده ها، شتاب دهنده ها، کنترلرهای حافظه و زیرسیستم های ارتباطی مورد استفاده در سرورها و تجهیزات پردازش ابری.
• پردازنده های گرافیکی و سامانه های پردازش تصویر
  راستی آزمایی مسیرهای داده سنگین و الگوریتم های پیچیده پردازش تصویر و گرافیک در سطح RTL و C/C++.
• طراحی تراشه های کم مصرف
  بررسی معماری های مدیریت توان، حوزه های توان، ایزولاسیون و نگهداری وضعیت در تراشه های موبایل، لبه شبکه و تجهیزات الکترونیکی کم مصرف.
• طراحی تراشه های امن
  تحلیل مسیرهای دسترسی به حافظه ها و رجیسترهای حساس برای جلوگیری از نشت یا تغییر غیرمجاز اطلاعات در سخت افزار.
• طراحی IP و زیرسیستم های قابل استفاده مجدد
  راستی آزمایی IP های دیجیتال و اطمینان از عملکرد صحیح آنها پیش از ادغام در SoC و پروژه های بزرگ تر.
• مرحله نهایی تحویل RTL
  استفاده از Superlint، تحلیل CDC، بررسی پوشش و سایر ابزارهای Jasper برای کاهش خطاهای باقی مانده و افزایش کیفیت RTL پیش از ورود به مراحل پیاده سازی و تولید.

✅ بیشتر بخوانید: Ansys RaptorX/RaptorH شبیه‌سازی IC و SoC